三星发布下一代DRAM原型，“4F²”架构突破物理极限

据韩媒thelec最新报道，三星电子对外披露了其下一代DRAM设计的具体细节，此设计整合了多项前沿新技术，意在突破传统内存扩展所面临的局限。

2月15日至19日，在美国旧金山举行的国际固态电路会议（ISSCC 2026）上，全球存储巨头三星电子展示了其下一代DRAM技术的突破性进展。这款原型产品融合了垂直沟道晶体管（VCT）与先进的晶圆间混合铜键合技术，成功构建了“4F²”架构，标志着DRAM存储单元尺寸缩小至物理极限的新路径，为克服传统内存扩展瓶颈提供了切实可行的解决方案。

图源：三星电子

长期以来，主流DRAM采用6F²（3F×2F矩形）结构，但随着制程微缩接近物理极限，短沟道效应日益显著，导致栅极对电流的控制力下降，漏电流增加。

三星此次展示的4F²（2F×2F正方形）架构，通过引入垂直沟道晶体管（VCT）彻底改变了这一局面。与传统水平排列的晶体管不同，VCT将沟道垂直竖立。这种设计使得工程师能够在不增加芯片占地面积的情况下，通过增加沟道高度来维持有效的沟道长度，从而有效缓解短沟道效应。据三星透露，相较于目前的6F²结构，新架构可将DRAM单元尺寸缩小约30%，从而使每片晶圆的芯片产量提升约20%。

此外，4F²设计巧妙地将存储单元电容器与位线分离。在传统水平结构中，两者距离过近易产生寄生电容干扰，影响读取裕量。新架构通过增加组件间距，显著降低了电干扰，确保了数据读写的可靠性。

尽管VCT结构优势明显，但其制造工艺极为复杂。高纵横比的垂直硅柱蚀刻及栅极对准难度极大，若在单晶圆上集成所有电路，外围电路（如解码器和传感放大器）极易在高温制程中受损。

为此，三星创新性地采用了“单元覆盖外围”（COP）和“外围覆盖单元”（PUC）架构。该方案将存储单元阵列与外围电路分别在不同的晶圆上制造，优化各自的工艺条件以提升良率，随后通过垂直堆叠合二为一。实现这一堆叠的关键在于三星采用的“晶圆间混合铜键合技术”。该技术利用铜和介电材料直接连接上下晶圆，实现了超高密度的互连。

数据显示，三星已将DRAM晶圆键合所需的互连数量从2880万个大幅减少至约1000万个，键合间距压缩至约300纳米。这一精度远超NAND闪存中使用的700纳米间距，更优于高带宽存储器（HBM）中微米级的间距，展现了极高的工艺水准。

针对这款“10纳米级4F² 16Gb DRAM原型”，三星进行了严苛的温度测试。在零下25摄氏度至95摄氏度的宽温范围内，虽然高温下写入失败比特数有所增加，但均处于可修复范围内。测试结果表明，其总写入失败比特数与数据保持时间的比例与传统平面DRAM相当，证明了该芯片已具备基本的可靠性。

不过，双层晶圆键合可能使信号路径复杂化，引入电压干扰及RC延迟（电阻 - 电容延迟），进而影响读写速度。三星表示，目前正致力于解决这些技术难题，以确保未来性能不受损。

三星表示，计划到2030年，将DDR DRAM的数据传输速度从当前的约7 Gbps提升至每引脚10 Gbps，同时将每比特的能耗从约3皮焦耳降低至2皮焦耳。