细看Intel EMIB封装技术：它会成为AI芯片的未来吗？

今年上半年Intel Foundry宣布全面开启OSAT模式之时，EMIB（Embedded Multi-die Interconnect Bridge）就是Intel Foundry面向客户所推的重点技术。这种相对我们常听到基于interposer的2.5D封装方案有所不同的工艺，有机会在超越摩尔时代扮演越来越重要的角色。我们期望借着这篇文章来谈谈EMIB及更新后的EMIB-T工艺，为先进封装技术爱好者们提供技术深挖和索引的可能性。

基于硅桥的2.5D先进封装

2.5D/3D先进封装作为后摩尔时代常被提起的技术方案，“超越摩尔”的技术背景相信是不需要多谈的——而且民用芯片领域也已经常见2.5D/3D先进封装了，颇具代表性的是Intel酷睿Ultra处理器、苹果Mx Ultra处理器。

2.5D/3D封装方案的价值很明了：在monolithic单die已经不足以塞下更多的晶体管和器件，且单die尺寸还受到光刻机reticle limit制造限制的情况下，将多片die基于先进封装“缝合”或“堆叠”到一起就成为一个有效的方案。

从另一个角度来看，不同的die还能基于不同的前道工艺来制造：尤其某些组成部分并不需要采用尖端制造工艺的情况下，芯片制造的整体成本效益就显现出来了。以上这两点通常被认为是2.5D/3D先进封装、chiplet技术的核心价值，也是在后摩尔时代，持续提升晶体管数量、算力和效率的途径。

而从以前常说的MCP（multi-chip package）角度来看，MCP本身相比于不同子系统单独出现在板子上的方案（比如CPU, GPU, 加速器, 存储芯片等），节约了整个系统的占板面积；而2.5D/3D先进封装又进一步提高了MCP的集成度，缩小封装尺寸的同时，提高互联密度和带宽、降低了信号完整性损失以及能耗。

当然，不同的foundry与OSAT厂，对于先进封装工艺的实施方案也存在差异。比较知名的像是台积电的CoWoS，尤其是CoWoS-S：基于silicon interposer（硅中介，上图中间）实现不同die之间的互联；还有其他CoWoS类别，基于RDL和搭配了LSI的interposer。

而以Intel EMIB为代表的2.5D封装方案则与此有所不同（上图下方）。EMIB基于硅桥（silicon bridge）将不同的die连起来：如图所示，两片相邻的die通过基板上的“开槽”硅桥区域实现互联。

随着2.5D封装逐渐走向普及，Intel近两年宣传EMIB技术的侧重点在于其成本优势。毕竟需要覆盖整个封装的interposer中介层，大尺寸的interposer/RDL interposer成本还是很高的。而EMIB桥只是一小片硅。前几个月的媒体会上，Intel Foundry提到一片晶圆就能造数千片这样的小片硅，对晶圆的利用率极高。

这张PPT中对比了EMIB硅桥和Si/RDL interposer对一片晶圆的利用率。Intel的数据是EMIB硅桥达成90%的晶圆利用率，相较8倍于reticle limit的interposer（据说是加上了HBM die之后主流大型AI芯片的尺寸需求）仅有60%的晶圆利用率，EMIB显然具备了相当充足的成本优势。这还没有考虑到制造的良率问题。

当然硅桥方案也存在自己的问题，包括互联密度并不算特别高，以及较差的走线灵活性；而且在实践过程中，要解决芯片及封装整体设计的热与信号完整性等问题可能也并不简单。

不过总的来说，作为一种相对低成本且性能也显著优于从基板走线方案的2.5D MCP——连接CPU, GPU, FPGA, IO模块, 存储die等，EMIB无疑是相当具备潜力的——尤其要考虑到，现在具备潜力的玻璃芯技术可能也有更大的机会在硅桥封装方案中更早落地和应用。

细看EMIB封装的芯片

当然这种在die之间“搭桥”的方案并不只有EMIB一种，比如苹果M2 Ultra也同样基于硅桥，但采用的是台积电的InFO-LSI方案——这也是一种典型代表。

参见2023年《微电子与电子封装杂志（Journal of Microelectronics and Electronic Packaging）》的《State-of-the-Art in Chiplets Horizontal Communications》一文，其中还提到了IBM的DBHi，其他企业或机构的fan-out EMC（环氧模塑料）桥方案（比如SPIL的FO-EB, ASE的sFOCoS等等），以及所谓的灵活桥（flexible bridge）。本文仅针对EMIB——它毕竟是一种实践了量产且更为知名的技术，故而不会对其他类型、基于桥连接的2.5D封装技术做展开。

Intel对于EMIB技术的最早实践，就外部信息来看，应该是可以追溯到2018年的酷睿8代Kaby Lake-G处理器的。今年初，我们也对这颗奇特的处理器做了简单上手体验。其奇特之处除了在于在整个封装内加上了一片来自AMD的GPU die，还在于GPU die的左侧用上了4GB HBM2显存。

Kaby Lake-G处理器

Lau, John. (2023). State-of-the-Art in Chiplets Horizontal Communications. Journal of Microelectronics and Electronic Packaging. 20.10.4071/001c.81977.

而GPU die与HBM存储die之间的互联，就用上了EMIB硅桥。上面这张图给出了这两片die连接的SEM剖面，其中就有EMIB硅桥的真容。

如前所述，EMIB die是嵌入到了封装基板之中的。前两年的不少技术文章都总结过，EMIB有几大特点。其一是，如果应用EMIB技术方案，则chiplet之上需要有两种不同规格的bump（如下图，C4与C2，其中较大的用于die-to-package连接，较小的则连接到EMIB桥），EMIB桥本身是不带bump的；其二，桥嵌入在基板之中，并在基板表面层压介电材料；最后，将chiplet键和到基板和桥上。

来源：Intel Foundry EMIB Workflow- Youtube

EMIB封装涉及的制造流程主要有两个大方向：（1）造EMIB桥；（2）造嵌入了EMIB的基板。

对于EMIB桥，首先需要在硅晶圆上构建起RDL——这就要考验我们常说的线宽线距了；后续将硅晶圆的非RDL一侧，贴附到die贴合膜（die-attach film, DAF）上，最后把晶圆切割为一片片EMIB die（或EMIB桥）。

至于要打造嵌入了EMIB的基板，首先需要将刚刚切下来的EMIB die（带DAF），放进基板腔体——也就是凹槽之中的铜箔之上——这里的铜箔（Cu foil）应该是原基板的凹槽中就需要预先搞好的，如下图所示。然后再在整个封装基板之上，层压一层介电薄膜层；并在这层薄膜上钻孔，通过铜电镀来填充这些孔（也就是via通孔），实现与EMIB接触焊盘（contact pads）的电连接；当然，铜镀层也用于基板的横向连接。

随后再在上面，层压一层介电薄膜，再进行钻孔、构造via通孔，实现电连接。从图中也不难看出，更小间距的用于C2 bump，更大的则面向C4 bump。如此一来，填充入EMIB die的有机封装基板，也就准备好了迎接其上chiplet做后续的键和了。

研究paper认为EMIB技术本身的主要挑战，一方面在于构建带腔体的有机层积封装基板，腔体内要装硅桥，以及以对应的温度和压力在其上层积另一层（满足表面平整度要求），用于chiplet键和。

当然后续的键和操作，本身也有不少挑战。此前Intel发表的paper提到过EMIB封装工艺，键和chiplet的挑战包括键和工艺、制造吞吐量、die翘曲、表面质量、DAF材料设计、die转移、via到die-pad覆盖对其，以及集成工艺上的考量等。

不过2021年SemiWiki有关EMIB封装技术的采访中，Intel方面提到EMIB工艺就建立在标准封装构建流程之上，只不过增加了一些步骤来构建EMIB所需的腔体。包括“桥放进腔体之中，基于粘合材料；再加上via钻孔与电镀的最终介电和金属层积层”。

值得一提的是，可能在芯片设计和制造商需要在意的，还在于很多材料都提到的，如果考虑用EMIB封装，则chiplet本身需要用到两种不同的bump——即前文提到的C4和C2（如下图），毕竟从嵌入了EMIB基板的剖面图来看，就能看到两种明确不同规格的via。

Intel方面也说本身是做了不少工程方面的努力定义两种规格的bump——以“支持die贴合与via连接工艺”。“尤其包括需要关注bump高度控制和和焊料的量。”“我们与bump供应商合作，成功实现了这种双间距、双结构配置。此外MCP封装中的每颗芯片都是单独贴装的，这意味着芯片上的焊点需要经历多次回流焊接步骤。我们也特别关注了bump所用的焊料。同时，我们开发了一种工艺，能够在bump区域实现无空隙的环氧树脂填充（epoxy underfill）。”

这段话是在2021年的时候就说的，所以总体上“材料、bump、贴合工艺都进入了HVM大规模量产”。

一些关键参数

除了已知初代EMIB工艺的bump间距为55μm，上述这篇研究paper还给出了几个关键数据，包括最小金属L/S/H（线宽/线距/线厚）2/2/2μm，硅桥本身的尺寸从2x2mm到8x8mm，绝大部分情况下<5x5mm；另外就是介电层厚度2μm，层数≤4 RDLs。

SemiWiki的采访中，Intel给出的官方信息基本也印证了这些数据。Intel当时提到EMIB互联设计是在不同维度之间复杂权衡达成的，包括互联密度、功耗、信号带宽等。“对于每片die而言，这都意味着需要合理配置driver尺寸和receiver灵敏度。为了降低功耗，通常会采用unterminated receiver（仅电容负载）。”

“为了实现这些目标，EMIB的设计需要综合考虑线宽线距、bump间距、通道长度、金属厚度，以及金属层之间的介电材料。此外，电信号的屏蔽设计（例如S1G1、S2G1、S3G1）也至关重要。”

上面这张图展示了互联密度设计的layout视图，包括桥信号如何连接到相邻die的多行bump上。表格里则有对应的数据尺寸和关键参数。不过需要注意，文章给出这些数据的时间是2021年；而本文援引的paper（State-of-the-Art in Chiplets Horizontal Communications）发表于2023年，或许这些数据都略有滞后。

比如现在新版的EMIB已经将bump间距缩减到了45μm。Intel也说EMIB会持续走向更高的互联边缘密度、更紧密的bump间距、线宽线距。

值得一提的是，有关封装和走线的灵活性问题，Intel此前也提过：实际上也有各种不同的硅桥摆放选择，包括各种不对称die的互联，乃至芯片相当不规则的layout支持，所以EMIB也具备了相当的灵活性——虽然从直觉来看，这种灵活性应该还是不及基于interposer的方案。

另外，SemiWiki的文章里也给出了EMIB电气特性的部分数据[1][2]，本文不再做探讨。

刚刚进化到EMIB-T

前不久公布的EMIB-T技术，显然就是EMIB的进化版了——特点是为之加入了TSV（硅过孔，所以EMIB-T的T就是指TSV），同时支持更小的bump间距。不过目前我们掌握到有关EMIB-T的技术细节仍然是不多的，故而只能就该技术做个大致的呈现。今年晚些时间据说还有更多技术细节信息会放出。

Tom's Hardware在报道中说，EMIB-T加强了供电效率，也提高了die-to-die的通信速度。“标准EMIB连接由于悬臂式的（cantilevered）供电路径，存在压降的问题。"——这句话主要应该是说原本由于EMIB的存在，芯片供电路径相对的比较绕。这里称其为悬臂式的原因，应该是电源需要绕着桥通过所谓“cantilevered traces”的路径。

所以“EMIB-T引入TSV桥die（TSV bridge die），从封装底部直接供电，实现了直接、低电阻路径的供电，这对HBM4/4e的集成很重要。”因为HBM4/4e这样的高速存储，对供电必然有更高的要求。特别去谈HBM4/4e的支持，显然表现出Intel Foundry对EMIB-T技术在AI芯片及生态上的应用是有巨大期待的。

另一方面，从外媒报道来看这些TSV也用于高速信号传输，提升die-to-die通信带宽，“实现HBM4/4e内存封装集成，以及UCIe-A互联，提升数据传输速率至32Gb/s或更高。”与此同时，由于相同路径下做供电与信号路由会引入噪声，Intel在硅桥中还集成了高性能MIM电容，以提升电稳定性、抑制信号噪声。

而且这次的EMIB-T也开始支持更大的芯片封装尺寸（120x180mm），单封装内可有超过38个硅桥、12片reticle尺寸的die；工艺实施关键数据的更新，包括新一代EMIB将bump间距从此前的55μm，缩减到了45μm；据说EMIB-T也支持把这个值降低到45μm以下，可能“很快会达到35μm”，“25μm间距正在开发中”。

有关EMIB和EMIB-T，部分外媒还在文章里提过数据传输的能效数字：标准EMIB最低可达0.3pJ/bit（皮焦每比特），而EMIB-T则据说可达0.25pJ/bit。不过这个数字可能很大程度上与EMIB桥连接的chiplet类型、工艺、存储标准等都有关系，所以在此仅供参考。

EDN在报道中说，包括三大EDA厂商在内的芯片设计与测试工具企业，都与Intel Foundry就EMIB-T的封装流程开发做了紧密协作，包括一些设计流程、分析与验证方面的工作。显然Intel Foundry在为自家后道封装工艺开启OSAT模式的问题上，还是比较认真的，每次开会都拉上EDA厂商做工具层面的支持自然是基本操作；实际在去年年中，Intel就宣布了EMIB得到行业标准设计与测试工具的支持。

其他有关EMIB还能与Intel的Foveros先进封装技术结合，组成3.5D封装、Co-EMIB之类的更多信息，本文就不谈了。

感觉Intel Foundry提供先进封装服务，对多foundry来源的不同die做封装，在2018年的Kaby Lake-G上就已经有经验了。要知道，除了EMIB封装的早期应用，这颗比较怪异的酷睿处理器之上的die分别就来自TSMC、Globalfoundires，和Intel自己。从这个角度来看，给fabless客户提供其他前道制造工艺来源的先进封装服务，是不是也挺顺理成章的？

最后值得一提的是，在我们看来，Intel Foundry目前力推EMIB的原因，一方面是顺应AI时代的潮流，更多AI与HPC芯片制造都对EMIB这类封装技术可能存在较大的市场需求——尤其新一代EMIB-T支持更高速的存储规格，以及更多的die和更大的封装尺寸，明显就是朝着AI与HPC类芯片去的。

另一方面，此前的媒体会上，Intel Foundry除了说自己在封装工艺、垂直整合能力等方面有着相当的经验，是特别谈到其2.5D先进封装有着>2倍于同业者（主要应该就是TSMC）的充足产能——足以应对未来还将持续扩大的AI芯片市场需求（如上图）。不难想见，EMIB大概率会成为Intel Foundry后道封装服务的重要营收来源。